ترمینال آزاد

چرت نویس های یک مهندس بیکار

اصل و نسب VHDL و Verilog

Verilog و VHDL هر دو زبان توصیف سخت‌افزار (HDL) صنعتی هستند که از آن‌ها به منظور نوشتن برنامه برای مدارات مجتمع الکترونیکی (IC)، ASIC و FPGA استفاده می‌شود. بسیاری از طراحان سیستم‌های دیجیتالی با این سوال روبرو می‌شوند که کدام زبان را انتخاب کنند، VHDL یا Verilog!؟

پاسخ به این سوال نه آسان هست و نه مهم! هر دوی این زبان‌ها همواره به‌طور گسترده مورد مقایسه و تقابل قرار گرفته‌اند بدون اینکه پیروز مشخصی برای این قیاس معرفی گردد. هر دوی آن‌ها معایب و محاسن مختص خود را دارند هر چند از دو منشا متفاوت می‌باشند. این دو زبان دارای سهم عمده‌ای از زبان‌های توصیف سخت‌افزاری هستند که در جهان مورد استفاده قرار می‌گیرند. دشوار است که با اطمینان بگویم کدام زبان بهتر و برتر می‌باشد با این‌حال باید خاطر نشان شد که از بین این دو، VHDL قدیمی‌تر هست. شما می‌تواند طرح قوی و تست محیطی وسیعی را با هر دو زبان، برای FPGA یا ASIC پیاده‌سازی کنید.

زبان‌های VHDL و Verilog هر دو از زبان‌های برنامه‌نویسی مختلفی سرچشمه گرفته‌اند و توسط مکاتب فکری متفاوتی پشتیبانی می‌شوند. VHDL بر پایه Pascal و Ada ساخته شده، در نتیجه ویژگی‌های هر دوی این زبان‌ها را منعکس می‌کند. اما Verilog برخلاف VHDL بر‌اساس زبان برنامه‌نویسی C شکل گرفته و نسبت به VHDL جدیدتر می‌باشد. بررسی منابع اینترنتی حاکی از این است که Verilog عمدتا توسط برنامه‌نویسان HDL با پس‌زمینه و تجربه صنعتی پشتیبانی می‌شود درحالی که VHDL اکثرا توسط محافل علمی ساپورت می‌گردد.

توسعه VHDL در سال ۱۹۸۱ و توسط وزارت دفاع (DOD) ایالات متحده به منظور مقابله با بحران چرخه زندگی سخت‌افزاری آغاز شد. VHDL مختص وزارت دفاع توسعه داده شد تا یک زبان مدل‌سازی سخت‌افزاری استوار برای مستند‌سازی طراحی سیستم‌های دیجیتالی فراهم آورد. البته این واقعا به معنای طراحی سخت‌افزار فیزیکی نیست: بلکه هدف اصلی مدل‌سازی سخت‌افزاری بود. از آنجایی که Verilog یک دارایی معنوی برای Gateway Design Automation می‌باشد، برای بهره‌مندی از آن نهایتا باید از طریق Cadence اقدام کرد. بنابراین برای حفظ قدرت رقابتی و فاصله میان این دو از هرگونه روابط استراتژیک، Verilog از هرگونه کنترل پتانسیل رقابتی دور نگه داشته می‌شود. موسسات اتوماسیون طراحی الکترونیک (EDA)، موجب نفوذ قابل توجهی گردیده، ابتکار و سرمایه‌گذاری این شرکت موجب تبدیل این زبان به یک HDL مهم گردیده است. همین موسسات EDA، نسخه‌های نیمه یونیک (semi-unique) مختص خود از این زبان را در در سطوح مختلف پیاده‌سازی و توسعه، ایجاد و اجرا کرده‌اند. دلیل عدم پذیرش Verilog توسط EDA وجود یک اصل مهم بین موسسات EDA است که می‌گوید آنها باید مالک تمام فن‌آوری‌های core خود باشند که در این مورد توسط Verilog نقض می‌گردد، و آن بدلیل تعلق مالکیت معنوی آن به Cadence بود که امکان مالکیت عمومی را از آن سلب کرده بود. علاوه‌براین فروشندگان EDA خواستار شکستن سیطره Cadence روی ابزار طراحی IC و نرم‌افزاری در بازار بودند که موجب ترقی و ترویج VHDL به عنوان یک زبان باز می‌گردید. VHDL در سال ۱۹۸۷استاندارد IEEE 1076 را کسب نمود. این زبان در سال ۱۹۹۳ آپدیت گردید که امروزه با نام IEEE standard 1076 1993 شناخته می‌شود. مانند سایز استانداردهای IEEE، زبان VHDL باید فرآیندهای بررسی ۵ ساله (یا کمتر) را طی کند تا از ارتباط مداوم آن با صنعت اطمینان یافت. اولین اصلاحیه این زبان در سپتامبر ۱۹۹۳ انجام پذیرفت.

برخلاف VHDL، زبان Verilog سرچشمه گرفته از دنیای تجاری و صنعتی می‌باشد. Verilog به عنوان بخشی از شبیه‌ساز سیستمی توسعه یافته است، که شاید موجب گردیده به خوبی برای توصیف سیستم‌های سخت‌افزاری دیجیتال استفاده گردد. زبان Verilog در سال ۱۹۸۳ توسط gateway منتشر گردید. بعددا gateway در سال ۱۹۸۹ توسط Cadence خریداری گردید. Cadence به شرطی Verilog‌ را به رسمیت می‌شناخت که در رقابت با VHDL برابر فشار متعارفی که صنابع را مجبور به استفاده از VHDL می‌کند، بتواند نقش یک زبان بسته را برای رقابت ایفا کند. سراجام Cadence با انتشار رسمی Verilog در سال ۱۹۹۱، آن را به مالکیت عمومی درآورد. Verilog در سال ۱۹۹۵ موفق به کسب استاندارد IEEE گردید.

هر دوی این زبان‌ها مزایا و معایب منحصربه‌فرد خود را دارا می‌باشند و هیچ یک از آن‌ها کامل یا ایده‌آل نیست. در طراحی ASIC، زبان Verilog در تعریف سخت‌افزار بیشتر مناسب‌تر می‌باشد در حالی که برای مدلسازی سطح بالاتر، Verilog بدلیل عدم پکیج‌گذاری و تعاریف نوع حداقلی (records, access and enumeration) با محدودیت‌هایی مواجه است. هر کاری که با Verilog می‌توان به سرانجام رساند، با VHDL هم امکان‌پذیر می‌باشد در حالی که معکوس این قضیه صدق نمی‌کند. برنامه‌نویس HDL موظف به اتخاذ برخی سیاست‌های کاری/تجاری برای مواجهه با نیازهای طراحی می‌باشد و لازمه آن آشنایی با هر دوی این زبان‌های توصیف سخت‌افزار است.

 

این پست برگرفته از مطلب Verilog vs VHDL می‌باشد.

3 دیدگاه

ارسال دیدگاه